Nghiên cứu thiết kế và thử nghiệm lõi IP SDRAM controller / ThS.. Bùi, Quốc Bảo, (chủ nhiệm đề tài) - Tp. Hồ Chí Minh, : Trung tâm Khuyến nông Tp Hồ Chí Minh , 2009. - 79tr;

   Nghiên cứu thiết kế IP SDRAM controller. IP này có thể tổng hợp được trên các họ FPGA của Altera và Xilinx, có giao tiếp bus hệ thống theo chuẩn Avalon-MM do Altera đưa ra, tiêu tốn ít tài nguyên hệ thống (nhỏ hơn 2000 slice), tốc độ clock có thể đạt được là 133 Mhz.

   Tìm kiếm cơ bản    Tìm kiếm nâng cao